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Diploma and Master Theses (authored and supervised):

M. Matschnig:
"Parallele VHDL-Simulation mit einem Standard Hardware-Simulator";
Supervisor: G. Cadek, K. Riedling; Institut für Industrielle Elektronik und Materialwissenschaften, 2001.



English abstract:
This diploma thesis describes a new method for parallel VHDL Simulation at System-Level in HW/SW coverifiation whith the standard hardwaresimulator ModelSIM 5.4b. As an example a typical industrial multiboard design is split up and the resulting partitions are simulated simultanously on different workstations. The presented solutions uses TCP/IP socket connections for communication between the modules. The interface between the operating system and the simulator is ModelSIM's FLI-Interface. Within this work main emphasis is put on speeding up the timeconsuming simulation. With the shown example the performancegain grew almost linear with the number of the resulting partitions. This work was done in cooperation with the Siemens AG in Vienna and therefore the simulation examples are taken from finished Siemens projekts in the area of EWSD. As a intruduction the different concepts of Discrete Event Simulation (DES) and Parallel Discrete Event Simulation (PDES) are shown. Main focus is put on the differences between conservative methods (Chandy Misra Algorithm) and the optimistic approach (Time Warp) and their advantages and drawbacks for parallel VHDL Simulation.

German abstract:
Diese Diplomarbeit beschreibt eine Möglichkeit zur parallelen VHDL Simulation auf Systemebene in der HW/SW Coverification unter Verwendung des sequentiellen Hardwaresimulators ModelSIM 5.4b von Model Technology. Dabei wird als Beispiel ein typisches industrielles Multiboard Design zerlegt, und die so entstandenen Partitionen werden parallel auf einer eigenen Workstation simuliert. Die entwickelte Lösung verwendet zur Kommunikation zwischen den Partitionen TCP/IP Socketverbindungen. Die Schnittstelle zwischen TCP/IP und dem Hardwaresimulator stellt das FLI-Interface dar. Im Zentrum des Interesses steht eine Beschleunigung der oft sehr zeitaufwendigen Simulation.
In einer konkreten Implementierung konnte für ein spezielles Beispiel eine fast direkte Proportionalität zwischen dem Geschwindigkeitsgewinn und der Anzahl der Partitionen durch Messwerte belegt werden. Die Arbeit wurde in Kooperation mit der Siemens AG durchgeführt, und nimmt daher auch Bezug auf einige abgeschlossene Siemens Projekte im Bereich des EWSD (Europäsches Wähl System Digital). Als Einführung werden die grundlegenden Konzepte der Diskreten Event Simulation (DES) und der Parallelen Diskreten Event Simulation (PDES) erklärt. Dabei wird im Speziellen auf die Unterschiede zwischen konservativen Methoden (Chandy-Misra Algorithmus) und optimistischen Ansätzen (Time Warp) eingegangen. Diese Möglichkeiten werden in Hinblick auf die parallele VHDL Simulation gegenübergestellt.


Electronic version of the publication:
http://publik.tuwien.ac.at/files/pub-et_4998.pdf


Created from the Publication Database of the Vienna University of Technology.
 
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